原模图LDPC码的FPGA硬件测试平台研究

【摘要】随着信息的高速增长,信息传输速率及传输容量需求越来越大,人们对信息传输的可靠性也有了更大的需求。信道纠错码作为数字通信系统中物理层关键技术的核心,其最大的作用就是保证信息传输的可靠性。相对于传统的大范围移动通信,一些对误码率要求更低的特定应用场合,比如：磁记录系统中、高清数字电视系统、医学中的无线人体网等,其信息传输的可靠性显得尤为重要。这些应用中通常要求BER达到10-10,我们称之为极低误码率区,而优秀的信道纠错码为这些系统中信息传输的极低误码性能提供了可能。低密度奇偶校验(LDPC)码就是这些优秀码型中的一种,它是一种分组码,具有非常优异的性能。原模图LDPC码是低密度奇偶校验码(LDPC)码中的一种子类,其相对于传统的LDPC码具有易扩展、结构更简单、易于硬件实现等等优点,同时它具有优秀的性能,能够满足极低误码率(BER)性能的要求。通常的研究中,人们的注意力主要集中于如何构造好码以及更好的编译码算法,而对于如何验证码型是否为好码以及码型的应用实现复杂度方面关注较少。验证可以分为理论推导验证和实验仿真测试两种,而对于随机结构的LDPC码,其缺乏可靠的数学解析方法,实验仿真测试成为了获取这类码型性能的最直观的重要手段。基于现场可编辑逻辑门阵列(FPGA)的硬件仿真平台,由于其具有速度快、可重构性等特点,成为了信道纠错码的性能验证的有效方法,特别对于极低误码率要求的应用。鉴于此,本文主要研究基于FPGA的原模图LDPC码的硬件测试平台的实现,此类平台具有一定的重构性,为研究不同码型在极低误码率(BER)下的性能提供测试方法。主要工作如下：1.根据原模图LDPC码的特性,基于性能基本保持不变而降低硬件实现复杂度的前提,改进了传统原模图LDPC码的扩展方法,用准循环结构来扩展原模图LDPC码,使其既保持了原本的优异特性,又大大降低了硬件实现的复杂度。2.在通常的标准信道——加性高斯白噪声(AWGN)信道中构建原模图LDPC码的整个测试系统,AWGN信道之所以称为标准信道,是因为几乎所有的通信系统的信道中,都存在高斯白噪声。基于数字通信系统的构成：信源、编码器、信道、译码器和信宿,分模块分别设计硬件测试平台,并且每个模块单独仿真测试,最后连接所有模块,加上控制模块以及必要的PC软件可视化控制部分、PCI连接卡部分,构成了整个全硬件仿真测试平台。在此部分,完成了原模图LDPC码在AWGN信道中的全硬件测试平台的实现,测试了一类原模图LDPC码型在AWGN信道中的性能,其误码率(BER)性能达到10-11～10-12。3.为了进一步研究原模图LDPC码在更复杂的传输环境中的性能,针对磁记录系统中极低误码率要求这一特性,本文又重点研究了原模图LDPC码在磁记录信道中的全硬件仿真测试平台的实现。此磁记录系统采用了EPR4信道,同样根据分模块设计的方法,最后搭建了磁记录系统中的全硬件仿真平台,测试了一类原模图LDPC码型在磁记录系统(EPR4信道)中的性能,其误码率(BER)性能达到了10-9～10-10。。
【作者】徐洵；
【导师】王琳；
【作者基本信息】厦门大学，电子与通信工程，2014，硕士
【关键词】原模图LDPC码；FPGA；AWGN信道；磁记录信道；

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